阻抗控制与叠层设计实战：同一块板上 0.2mm 的线，走外层 66Ω、走内层 39Ω——板厂一句”你图纸没给叠层”，把我说愣了

2026年10月3日 0 By admin

先给结论，免得有人白看几千字：

“50Ω 控制”不是一个参数，是一组参数的结果。 Z0 由叠层（介质厚度 + Dk）和线宽共同决定。图纸上只写”阻抗 50Ω 控制”而不给叠层，等于把 Z0 交给板厂的默认叠层去随机决定——换一家板厂，同一个 Gerber，阻抗就变了。
层和叠层对 Z0 的影响，比线宽大得多。 同一根 0.2mm 的线，走外层微带（0.2mm 介质）是 66Ω，走内层带状线（0.4mm 平面间距）是 39Ω，差 26.7Ω —— 是 ±10% 公差的三倍。这件事我下面会用公式和表算给你看。
4 层板要让 50Ω 落在”好画的线宽”上，主流选择是外层微带 + 0.18~0.22mm 介质（线宽约 0.3mm）。标准 1.6mm 4 层板要想在内层做 50Ω 带状线，需要 0.5mm 以上的线宽——密度上通常不可接受。这不是板厂不配合，是数学不允许。
参考平面不连续（跨分割、换层不布伴随地过孔）贡献的反射，量级和”线宽偏 20%”相当，但它不出现在任何一份阻抗报告里。 这是阻抗控制里最容易被漏掉、也最容易在量产上翻车的一项。

下面是完整的排查和落地过程。

一、现象：同一份 Gerber，两家板厂的板子行为不一样

事情从一块工业网关板开始。4 层，1.6mm 厚，主要信号有百兆以太网（RMII+差分对）、25MHz SPI、几路 RS485。

第一版样机在 A 厂打样，跑得好好的。小批量转产换了 B 厂（A 厂排期来不及），结果：

百兆以太网在部分板子上 CRC 错误计数明显偏高，插网线后 ping 丢包率 0.1%~2% 不等；换 10M 模式全好。
25MHz SPI 读外部 ADC，偶发通道错位，示波器上看时钟过冲和振铃比 A 厂的板子大一圈。
把 B 厂的板子和 A 厂剩下的样机摆一起，肉眼可见：B 厂的走线明显更细。

到这里其实已经有方向了。”降速就好”+”走线更细”，指向的就是阻抗。

但我当时拿不出任何数据，因为图纸上只有孤零零一句：“高速信号阻抗 50Ω 控制”。没有叠层图，没有阻抗表，没有指明哪些网络。板厂收到这份图纸，最合理的理解就是：”那我按我们的默认叠层做，做出来在 ±10% 里就行。”

于是我去要 B 厂的阻抗报告。报告回来了：“单端 45.2Ω，差模 87Ω”。标称写 50Ω，实测 45.2Ω —— 板厂说”在 ±10% 内，合格”。

45.2Ω 相对 50Ω 是 −9.6%，确实卡在公差里。但我的差分对目标是 100Ω，实测 87Ω 是 −13%，已经超了。而且两份报告里的测试条件、coupon 位置、是否含绿油，全都没写。

这一刻我才意识到：我把一个本该由我定义的设计参数，交给了板厂去猜。

二、先把概念摆正：Z0 到底由谁决定

大部分人脑子里的模型是”线宽决定阻抗”。这个模型在叠层固定的前提下成立，但一旦把前提抽掉，它就会把人带沟里。

特性阻抗的物理含义是：电磁波沿着这条线传播时，看到的”电压/电流比”。它由单位长度的电感 L 和电容 C 决定：

Z0 = √(L / C)

而 L 和 C 由三件事决定：

线宽 W：W 越大，C 越大（对地正对面积大），L 越小 → Z0 越小。
介质厚度 H（线到参考平面的距离）：H 越大，C 越小 → Z0 越大。注意这个方向，和很多人的直觉相反。
介电常数 Dk（εr）：εr 越大，C 越大 → Z0 越小。

所以”我要 50Ω”这句话，翻译成设计语言应该是：”在某种叠层下，线宽取多少“。叠层是本，线宽是末。

继续往下推一步，就得到那个关键结论：

外层走线（微带）：上面是空气（εr=1），下面是介质 —— 有效介电常数约 3.2。
内层走线（带状线）：上下都是介质 —— 有效介电常数就是 εr 本身，约 4.3。

同时，介质厚度也完全不同。标准 1.6mm 4 层板的常见结构是”0.2mm PP + 1.2mm 芯板 + 0.2mm PP”：

外层微带到参考层的距离 H = 0.2mm（薄）。
内层走线若参考上下两个内层，间距 b = 0.2 + 1.2 = 1.4mm（厚）。

薄介质 → Z0 低；厚介质 → Z0 高。但别忘了内层的 εr 更高（会把 Z0 拉低），而且内层的”地电容”来自两侧两个平面。净结果是什么？算一下就知道。

三、微带与带状线的快速估算

现场不需要场求解器。IPC-2141 的两条工程近似式，精度在 ±10% 量级，做选型和”心里有数”完全够用。

微带线（外层走线，一侧是空气）：

Z0 = 87 / √(εr + 1.41) · ln( 5.98·H / (0.8·W + T) )

带状线（内层走线，两侧都是参考平面）：

Z0 = 60 / √εr · ln( 4·b / (0.67·π·(0.8·W + T)) )

单位全部用 mil（1 mil = 0.0254 mm），1oz 铜厚 T = 1.4 mil，FR-4 的 εr 取 4.3。

先用这套公式验一个大家都知道的事实：8 mil 介质上做 50Ω 微带，线宽大约多少？

代入 H = 8、T = 1.4、εr = 4.3，让 Z0 = 50：

87 / √5.71 = 36.4
需要 ln(…) = 50 / 36.4 = 1.374 → 括号内 = 3.95
5.98 × 8 / 3.95 = 12.1 = 0.8W + 1.4 → W = 13.4 mil ≈ 0.34 mm

0.34mm，也就是常见的 13~14mil。这和板厂的在线计算器对得上，说明公式可信。

接下来看那个”关键结论”。先把两组反解表算出来。

表一：微带线，目标 50Ω，线宽随介质厚度变化（εr=4.3，1oz 铜）

介质厚度 H	50Ω 对应线宽 W	工艺权衡
0.10 mm	0.146 mm（5.7 mil）	线太细，蚀刻 ±0.02mm 就带 ±9% 阻抗散布
0.15 mm	0.240 mm（9.5 mil）	密度与工艺的平衡点
0.20 mm	0.335 mm（13.2 mil）	4 层板默认结构的典型值，最常用
0.25 mm	0.430 mm（16.9 mil）	线偏宽，密集区不好走
0.30 mm	0.524 mm（20.6 mil）	只在低频/电源区可接受

表二：带状线，目标 50Ω，线宽随两参考平面间距变化（同上参数）

平面间距 b	50Ω 对应线宽 W	现实可行性
0.20 mm	0.041 mm（1.6 mil）	做不出来，否决
0.30 mm	0.083 mm（3.3 mil）	临界，阻抗对线宽极敏感
0.40 mm	0.125 mm（4.9 mil）	6 层板内层的典型情形，可行
0.60 mm	0.209 mm（8.2 mil）	舒适
0.80 mm	0.294 mm（11.6 mil）	舒适
1.00 mm	0.378 mm（14.9 mil）	偏宽
1.40 mm	0.547 mm（21.5 mil）	标准 1.6mm 4 层板的内层情形——0.55mm 线宽，基本没戏

现在把最重要的那件事算出来。

同一根 0.2mm 宽的线，放在不同层：

位置	有效 εeff	特性阻抗
外层微带，H = 0.2mm	3.2	66.0 Ω
内层带状线，b = 0.4mm	4.3	39.4 Ω
		相差 26.7 Ω

相对目标 50Ω，分别是 +32% 和 −21%。而行业通用公差是 ±10%。

这就是我那块板子的答案：B 厂的叠层和 A 厂不一样，而我的线宽是按”感觉”定的，没有和叠层绑定。 线宽从 0.33 缩到 0.25，微带阻抗就从 50Ω 上到 60Ω 以上；如果那一段恰好走的是内层，就掉到 40Ω 以下。一条链路上一段 60Ω、一段 40Ω，中间还有连接器 —— 反射点到处都是。

顺便纠正一个我听过无数次的误解：”介质越薄阻抗越低，所以薄板不好控制阻抗。” 前半句对，后半句错。介质薄确实让 Z0 低，但你只要把线画细一点就补回来了，而且线细了以后 1/4 波长的东西也跟着变短，对时序反而有利。真正的问题是：线太细，蚀刻公差带来的相对误差变大。这才是薄介质要付的代价。

四、4 层板的叠层，到底怎么选

知道了上面的账，选叠层就从”抄别人的”变成了一道有约束的数学题。

方案 A：外层双微带（最常见）

L1  信号 (微带, 参考 L2)            ← 0.2mm PP
L2  完整 GND                        ← 1.2mm 芯板
L3  完整 PWR (或 GND)               ← 0.2mm PP
L4  信号 (微带, 参考 L3)

优点：两层都能走线；参考平面完整；50Ω 微带线宽 0.33mm，好画；成本最低。
缺点：L4 参考的是 L3。如果 L3 是电源平面而不是地平面，L4 的返回电流要借道电源平面，电源上的噪声会耦合进信号。 我那块板子就是这个问题——L3 是 3.3V 电源，L4 上跑了 SPI。
处置：把关键信号（时钟、差分对）尽量放在 L1；L4 只放低频/非敏感信号；或者把 L3 也做成 GND，电源另想办法（比如 L1/L4 用铜皮分区走电源）。

方案 B：内层带状线（想做但做不了）

L1  信号
L2  信号 (带状线)   ← 需要 0.55mm 线宽，否决
L3  信号 (带状线)
L4  信号

理论上内层带状线的回流质量最好（上下都有参考平面），屏蔽也最好。但标准 1.6mm 板厚下，L2/L3 之间的芯板有 1.2mm，导致 50Ω 需要 0.55mm 线宽 —— 这在 0.1mm 级别的布线密度下完全不可行。

方案 C：6 层，把阻抗层夹在薄介质里（如果预算允许）

L1  信号 (微带)      ← 0.1mm
L2  完整 GND         ← 0.4mm
L3  信号 (带状线)     ← 0.4mm
L4  完整 PWR         ← 0.4mm
L5  完整 GND         ← 0.1mm
L6  信号 (微带)

L3 的带状线间距 b = 0.4mm → 50Ω 线宽 0.125mm，可制造，但对线宽公差敏感（后面说）。
每个信号层都有紧邻的完整参考平面，回流质量最好，差分对和时钟的首选。
代价：比 4 层贵一档，还要多一层压合，交期长一点。

三个条件不可能同时成立，这是需求评审时最好提前说清楚的一句话：

板厚 1.6mm ＋内层走 50Ω 带状线＋线宽 ≤ 0.2mm

这三件事在标准 FR-4 叠层里数学上无解。必须松一个：改 6 层（松成本）、改外层走线（松”内层”）、或者加宽线宽（松密度）。

五、差分阻抗怎么估

USB 90Ω、以太网 100Ω、HDMI 100Ω、DDR 80Ω —— 这些都是差分阻抗。差分对的阻抗不是一个公式能算准的，但有个好用的弱耦合近似：

Zdiff ≈ 2 · Z0 · (1 − 0.48 · e^(−0.96 · s/h))

其中：

Z0 = 这根线单独存在时的特性阻抗（不是它在对里的耦合阻抗）
s = 两根线边到边的间距
h = 到参考平面的介质厚度

注意这个公式的一个反直觉之处：s 越大，Zdiff 越大，最终逼近 2×Z0。 因为我把它推开，两根线之间的互耦电容小了，”差分”就退化成两根独立的单端线。

举个实例，H = 0.2mm，线宽 W = 0.15mm（单线 Z0 = 74.4Ω）：

边到边间距 s	s/h	差分阻抗 Zdiff
0.08 mm	0.40	100.1 Ω ← 正好是 100Ω 目标
0.10 mm	0.50	104.6 Ω
0.15 mm	0.75	114.0 Ω
0.20 mm	1.00	121.4 Ω
完全分离	—	148.8 Ω（= 2×74.4）

这张表说明两件事：

差分阻抗由线宽和间距共同决定，想调阻抗有两个旋钮。但间距同时影响串扰和布线密度，所以实践中通常先定间距（美观/密度），再用线宽去凑。
差分对必须全程等间距。 一条差分对中间有一段”分开绕线”去躲过孔，那段就变成 121Ω，而旁边是 100Ω —— 这就是共模转差模的源头，最终表现为辐射超标和接收端共模漂移。这条在《PCB 布局与 EMC 实战》里提过，本篇只是把数字补上。

六、参考平面不连续：不出现在任何报告里的那部分

前面讲的都是”线”的问题。但阻抗控制里翻车概率最高的一块，其实是返回电流的路径。

6.1 返回电流走哪

高速信号的回流电流，走的是阻抗最小的路径，也就是紧贴信号线正下方、在参考平面上”镜像”的那一条窄带。这条带子的宽度大约等于 3~5 倍的介质厚度。对 0.2mm 介质来说，就 0.6~1.0mm 宽。

所以参考平面不需要”整层都是铜”，只需要信号线正下方那一小条是连续的。听起来很容易满足，但——

6.2 跨分割

如果参考平面上有一条分割缝（比如把 GND 分成数字地和模拟地，或者把 PWR 分成 3.3V 和 5V 区域），而信号线正好从缝上跨过去，返回电流就被迫绕行。

绕行的代价：

回路面积从”约 0″变成”缝长 × 介质厚度”，等效串联电感增加 → 信号边沿上出现台阶或回沟（阻抗突变引起的反射）。
绕行的返回电流在参考平面上形成电位差 → 通过线缆向外辐射（共模噪声）。这是 EMI 整改里最常见的一个隐性源头。
与相邻走线的串扰增加（回流路径扩散，耦合面积变大）。

实测过一次：一条 25MHz 的 SPI 时钟，在接收端看到约 0.5~0.8V 的台阶（不是过冲，是台阶），位置对应信号跨过地分割缝的时刻。把缝补上（改成单点连接，缝不再横穿信号路径），台阶消失。

处置优先级：

首选：不让分割缝横穿任何信号路径。 地分割本身不是必要的（数字地和模拟地做完整地、用布局分区就能解决 90% 的问题），如果一定要分割，缝的走向要和信号走向平行，绝不能垂直交叉。
次选：跨缝处就近加缝补电容。 0.01~0.1μF（X7R，0402 或更小），电容两端要分别就近打过孔到两个参考平面，走线越短越好（< 2mm）。它的作用是给返回电流提供一条高频短路通道。注意大电容（10μF）效果不好——它的 ESL 在高频上反而是开路。
兜底：降速。 边沿变缓，回流路径不连续的影响按频率递减。

6.3 换层（参考平面切换）

信号从 L1 换到 L4，参考平面就从 L2 变成 L3。返回电流必须从 L2 跳到 L3。跳的方式只有两种：

平面间的分布电容（天然存在，但在高频下阻抗不低）
就近的缝补电容或接地过孔

规则：换层过孔旁 1mm 内必须有返回路径。

如果 L2 和 L3 是同一个网络（都是 GND）：旁边打伴随地过孔，越多越好（至少 1 个，最好 2 个，对称分布在信号过孔两侧）。这是最标准的做法。
如果 L2 是 GND、L3 是 PWR：必须打缝补电容，双过孔连接，紧挨信号过孔。

定量上怎么感受严重性？返回路径绕行距离每增加 1mm，回路电感增加约 0.6~1nH（取决于平面间距）。在 100MHz 时 1nH 是 0.6Ω，听起来不多；但返回电流路径一旦乱掉，它不是”多一点点阻抗”的问题，而是共模电流的辐射效率陡增——原来回路面积接近零，现在有了几个 mm²，天线效率完全不同。

经验判据：返回路径的偏离距离控制在 λ/20 以内。 1GHz 时 λ ≈ 150mm（FR-4），λ/20 = 7.5mm。所以 1mm 的伴随过孔规则，其实是留了很大余量的。

6.4 铺铜把微带变成了共面波导

最后一个坑，隐蔽性很强。

很多人为了”好看”或者”散热”，会在微带线两侧铺一大片地铜，还每隔几 mm 打一排地过孔。出发点是好的，但如果你铺得离走线太近（间隙 < 3H），这条线就不再是微带线，而变成了共面波导（CPWG）。CPWG 因为增加了与两侧地铜的共面耦合电容，Z0 会比按微带算出来的低。

我实测过一组：0.33mm 线宽、0.2mm 介质，按微带算 50Ω；两侧 0.2mm 间隙铺地铜后，实测掉到约 44Ω（−12%）。

处置：要么把间隙拉到 3H 以上（0.6mm+）保持微带特性，要么就老老实实按 CPWG 重新算线宽。 最忌讳的是”按微带算完线宽，随手在旁边铺铜”。

七、板厂的阻抗报告，到底该怎么读

这一节是我交过学费的地方。

先明确一件事：报告里测的不是你的产品板。

板厂做的阻抗测试，99% 是在拼板边条上的 coupon（阻抗测试条）上做的。coupon 是一段孤立的、专门为测试设计的走线，它的周围环境和你的产品板不一样：

coupon 上周围是空的（无铜、无相邻走线）
产品板密集区里，走线两侧和上下层都有铜，耦合环境不同，有效介电常数和阻抗会差 5~10%

所以 coupon 测出来 50Ω，不代表你产品板上的密集走线也是 50Ω。

读报告必须问清的六件事：

测的是 coupon 还是产品板？（几乎都是 coupon）
coupon 的线宽和叠层，与产品板的关键网络是否一致？（板厂可能用通用 coupon）
测试条件：TDR 上升时间是多少（通常 50~200ps）？含不含绿油？
测试点位置：在板边还是板中心？
这是抽检还是全检？ coupon 是每块板一个还是每拼板一个？
“标称值 ±10%”里的标称值，是不是我要的那个值？

第 6 条最容易出事。我遇到过板厂把”50Ω 控制”理解成”做出来在某个值 ±10% 内就算合格”，报告的标称写 50Ω、实测 45.2Ω，它认为合格（−9.6%），但我的差分对目标是 100Ω，实测 87Ω 已经 −13%，超了。

根因是板厂的蚀刻补偿策略：为了补偿蚀刻时的侧蚀（线宽会变细），板厂会在 Film 上把线加宽一点。加多少，各厂不同。所以同一份 Gerber，A 厂做出来 50Ω、B 厂做出来 45Ω，非常正常。

八、板厂不给报告（或报告不可信）时的自验手段

我最推荐的是第一条：

方法一：要 coupon，自己测 TDR（最直接）

跟板厂说”请在拼板边条上保留阻抗测试 coupon”，然后用自己的 TDR 测。示波器的 TDR 选件、或者几百块的手持 TDR 都能用。测的是时域反射台阶高度，直接读出 Z0。

要点：测之前先拿一段已知阻抗的线（或者标准 50Ω 电缆）校准；开路/短路两点校准一定要做。

方法二：切片 + 公式反算（最省设备）

磨一片微切片（cross-section），显微镜下量两个数：线宽 W 和介质厚度 H。然后代进本文第三节的公式。

精度取决于量测精度：线宽量到 ±0.02mm，就带来 ±5% 左右的 Z0 误差。但这个方法能回答一个 TDR 回答不了的问题：阻抗偏差到底是线宽偏了，还是介质厚度偏了？ 这决定了你在图纸上该怎么改。

方法三：延时反推（只需示波器和一个快速边沿）

给一段已知长度 L 的走线一端送快速阶跃，另一端开路，示波器上看反射回来的时间：

往返延时 T = 2L / v  →  v = 2L / T  →  εeff = (300 / v)²

拿到 εeff 之后，结合切片量出的 W/H，反算 Z0。

顺带，这个测量本身还有个副产品：微带线的单向延时约 6.0 ps/mm，带状线约 6.9 ps/mm（εr=4.3 时）。这个数在做时序预算时比阻抗更常用。100mm 的微带走线，单向延时 598ps，往返 1.2ns。

方法四：λ/4 谐振法（很巧，成本最低）

一段一端开路的走线，输入阻抗在串联谐振点会掉到最低（理论上趋近 0）：

f_res = v / (4L)   →   v = 4·L·f_res   →   εeff

所以：扫频找输入阻抗最低点，读出 f_res，就得到这条线的传播速度；结合切片的 W/H，反算 Z0。

举个例子：100mm 的微带线（εeff ≈ 3.2，v = 167 mm/ns），基频谐振在 417 MHz 左右。用信号源 + 一个功率检波器（或者 VNA）就能测，不需要昂贵设备。缺点是得能接触到走线的端口，适合在专门做的测试 coupon 上做。

方法五：链路级间接验证（不给数值，但能回答”够不够用”）

最后这个不是测阻抗，是验证结果：用设计好的链路跑误码率或眼图。

百兆以太网：跑长时间 ping / iperf，看丢包率和 PHY 的错误计数器。
高速串口：跑 PRBS 图案，看误码率。
SPI：下面第八节讲固件侧的做法。

它给不出”Z0 = 47Ω”这样的数字，但能直接回答”这个链路能不能量产”。在时间和设备都受限时，这是最务实的路径。

九、固件侧的兜底：让链路自己说它不行

硬件已经定型、板子已经在手，固件还能做几件事，而且成本极低。

1. 速率自适应 + 可观测的错误计数

以太网 PHY 基本都有 CRC 错误计数、丢包计数寄存器。把它们在固件里周期读出来，上报到云端。这样”偶发丢包”就从一个玄学问题变成了一个可量化的曲线：

/* 周期性采集 PHY 链路质量，上报后可做趋势分析 */
typedef struct {
    uint32_t crc_err;
    uint32_t align_err;
    uint32_t rx_err_total;
    uint16_t link_speed;     /* 10/100 Mbps */
    uint8_t  link_up;
} phy_stat_t;

void phy_poll(phy_stat_t *s)
{
    s->crc_err    = phy_reg_read(PHY_REG_CRC_ERR_CNT);
    s->align_err  = phy_reg_read(PHY_REG_ALIGN_ERR);
    s->rx_err_total += s->crc_err + s->align_err;
    s->link_speed = phy_get_speed();
    s->link_up    = phy_get_link_status();
}

判据参考：连续 10 分钟无错误 → 链路健康；每小时出现个位数 CRC 错误 → 阻抗/端接有问题，属于”能跑但要盯”；错误随温度或振动出现 → 物理层余量不足。

2. 用 PHY 自带的 TDR / 线缆诊断

不少工业级 PHY（TI 的 DP83 系列、Marvell 的 88E15xx 系列等）内置 TDR 线缆诊断功能，可以直接报出”差分对到故障点的距离”和”线对阻抗”。固件里加个诊断命令，产线或现场就能不拆机判断是板子问题还是网线问题。这是我能想到的性价比最高的固件级链路诊断。

3. SPI 采样窗口扫描（量产自检里的”眼图”）

SPI 没有现成的眼图工具，但可以在固件里做一次采样窗口扫描：用几档不同的速率（甚至用软件 SPI 加可调延时），对同一段固定数据反复读取几万次，统计错误率，找到”稳”和”不稳”的边界。

这个扫描结果本身就是链路余量的量化指标：窗口宽 → 余量足；窗口窄 → 板子或走线有问题。把它做进产线自检，能拦住一部分”能开机但高速不稳”的板子。

4. 保守配置作为出厂默认

如果阻抗已经确认偏了、短期改不了板，把默认配置降到稳妥的一档（SPI 分频降一档、以太网强制 10M、或者给差分链路加大预加重/均衡），先保证可用，再等下一版改硬件。这是工程上的正常选择，不丢人。

十、几个我踩过的坑，整理成表

坑	现象	影响量级	处置
图纸只写”50Ω 控制”，不给叠层	换板厂 / 换批次阻抗就变	中心值可漂 5~10Ω	出正式叠层图 + 阻抗表，写明”不得自行调整叠层”
微带线上盖绿油	容性加载，Z0 略降	−1.5~3Ω（约 3~6%）	算的时候带上，或要求板厂报告注明”含绿油”
微带两侧近距离铺地铜（间隙 <3H）	变成 CPWG	Z0 掉约 6Ω（−12%）	间隙拉到 3H 以上，或按 CPWG 重算线宽
换板厂 / 换 PP 批次	介质 Dk 和厚度批次差	中心值漂移	固定叠层参数；首件必测 coupon
关键信号参考电源平面	电源噪声耦合 + 平面阻抗高	信号上叠加电源纹波	关键信号放参考地层的层；或把电源层改地
板厚公差 ±10%（1.6mm ±0.16mm）	介质厚度跟着变	Z0 漂 ±5%	关键板要求板厚公差收紧到 ±5%
跨分割 / 换层不布伴随地过孔	台阶、共模辐射、串扰	与”线宽偏 20%”相当	见第六节，优先改路径，其次缝补电容
差分对中途分开绕线	局部阻抗跳变	共模转差模	全程等间距；非要绕，两根一起绕

十一、叠层设计流程（可以照着走）

列目标阻抗清单：哪些网络要控、单端还是差分、目标值多少、容差多少。（单端 50Ω / USB 90Ω / 以太网 100Ω / DDR 40Ω 单端、80Ω 差分…）
定层数与总板厚：受结构件、连接器、成本约束。（1.6mm？1.0mm？4 层还是 6 层？）
定叠层：每层的介质厚度、PP / 芯板型号、铜厚，逐层写清。
算线宽：用第三节的公式粗算，或者板厂/EDA 的场求解器精算。
校验三件事：线宽是否可制造（不要 <0.1mm）、布线密度是否够、单向延时是否满足时序（微带 6.0 / 带状线 6.9 ps/mm）。
出正式叠层图 + 阻抗表，作为图纸的一页。写明目标阻抗、对应线宽、容差，以及一句关键的：“以本叠层为准，不得自行调整叠层”。
板厂回工艺确认：PP 型号是否有货、最小线宽、蚀刻补偿策略、coupon 方案。
首件验收：coupon 阻抗报告 + 微切片 + 实测比对，三者互相印证。

十二、下次画板之前，对着这张表过一遍

☐ 图纸里有正式的叠层图吗（每层厚度/材料/铜厚）？还是只有一句”50Ω 控制”？
☐ 目标阻抗清单列全了吗（哪些网络、单端/差分、目标值、容差）？
☐ 线宽是按实际叠层算出来的，还是抄的经验值？
☐ 算线宽时考虑了绿油的影响吗？
☐ 微带线两侧的铺铜间隙 ≥ 3H 吗？否则按 CPWG 重算过吗？
☐ 关键信号（时钟、差分对、高速总线）走的是外层还是内层？参考平面是地还是电源？
☐ 差分对是否全程等间距？有没有中途分开绕线的地方？
☐ 任何信号有跨分割吗？缝的走向和信号走向平行还是交叉？
☐ 换层过孔旁边 1mm 内有伴随地过孔或缝补电容吗？
☐ 叠层图上写了”不得自行调整”吗？板厂知道要提供 coupon 阻抗报告吗？
☐ 板厚公差、PP 型号、铜厚这些会直接影响阻抗的参数，在图纸上明确了吗？
☐ 首件验收计划里有 coupon 阻抗 + 微切片 两项吗？

十三、下一篇

阻抗控住了，叠层也定了，接下来绕不开的就是过孔：一个 0.3mm 的过孔在 1GHz 上到底是什么元件？残桩（stub）什么时候开始变成问题？反焊盘开多大合适？换层时的返回路径又该怎么设计？

下一篇讲：过孔设计与返回路径实战。

附：配套小工具

本文的所有数字都可以用这个脚本复现，也方便勾自己的叠层：

# 同一线宽在不同层的阻抗对比（本文第二节那组数）
python stackup_z0.py compare --w 0.2 --h 0.2 --b 0.4

# 反解：给定介质厚度，50Ω 需要多宽的线
python stackup_z0.py width --layer micro --h 0.2 --target 50
python stackup_z0.py width --layer strip --b 0.4  --target 50

# 差分阻抗
python stackup_z0.py diff --h 0.2 --w 0.15 --s 0.10

# 延时 / 速度 / λ/4 谐振频率
python stackup_z0.py delay --layer micro --h 0.2 --w 0.33

# 扫线宽，看阻抗曲线
python stackup_z0.py table --layer micro --h 0.2

脚本在 drafts/_tools/stackup_z0.py，用的是 IPC-2141 工程近似式，精度 ±10% 量级 —— 够选型，量产定线宽请以板厂实测为准。顺便说一句，这个脚本我也刻意没用 %f 打印，全程定点格式，方便直接搬到 MCU 侧做自检计算。