运放缓冲器带容性负载实战：0-10V 输出接 30 米电缆，PLC 上 SOC 每十几秒跳 2 个点——换芯片、换线、加磁环都无效，自激在 2.1MHz
上一篇结尾说下一篇写《寄存器映射与字节序》。动笔前把 10 月 13 日那篇逆变器 Modbus 点表与上位机对接实战翻出来重读了一遍：L1 字节层讲了 32 位量的四种排列，L2 类型层讲了有符号、位域和浮点占几个寄存器，L3 语义层讲了倍率与量纲。那个题目已经被写透了，再写一遍就是复读。
所以这篇换轴，回到硬件。讲一个和协议无关、但在现场同样”看着像通信问题”的故障：模拟量输出自激。它最迷惑人的地方是——本地 HMI 一切正常，只有远端 PLC 的读数在跳，第一反应一定是通信干扰。
采样链路的精度账在电流采样链路设计实战和母线电压采样链路设计实战里算过。但那两篇算的是「读得准不准」，这篇算的是「输出端在不在振」——两件事经常被混为一谈。
先说结论：这不是干扰，是相位裕度不够。30 米屏蔽双绞在 100pF/m 下是 3nF，运放输出阻抗 60Ω，负载极点落在 884kHz；环路在 2.72MHz 穿越，相位裕度 −10.5°，相位过 −180° 的频率是 2.10MHz，那里环路增益还有 1.70 倍——所以它自激，频率就在 2.1MHz。
一、现场：三个症状，三次无效尝试
设备是一台储能控制器，模拟量输出 0-10V 对应 0-100% SOC，1% = 100mV。电缆 30 米屏蔽双绞，对端是客户一台老 PLC 的电压输入（100kΩ）。本地 HMI 走 Modbus 读 SOC，一直是对的。
现场三个症状：
- 客户 PLC 上 SOC 每十几秒跳一次，幅度 2~3 个点，也就是 200~300mV。
- 万用表量输出端，稳的，小数点后两位都不动。
- 换一台 PLC、换一块采集卡，现象一样。
前两次尝试都在”干扰”这条路上：
- 换运放型号，换了一颗 GBW 50MHz 的（原机 10MHz）。更糟，跳变更大。
- 换双屏蔽电缆，屏蔽层两端接地。没有变化。后来知道双屏蔽的分布电容更大（120pF/m 左右），只会让事情略微更坏，但坏得看不出来。
- 输出线套磁环。幅度从 400mVpp 降到 250mVpp，仍然在跳。磁环确实起了点作用，但没治本——这点后面单独说，它恰好证明问题在阻抗而不在干扰。
真正定位只用了一个动作：把电缆从端子上摘掉。示波器上 2.1MHz 的正弦立刻消失，输出干干净净。
二、五步把”干扰”和”自激”分开
干扰和自激在示波器上都是”输出上有高频成分”，但处置方式完全相反：干扰要屏蔽、滤波、隔离；自激要改环路。五个动作按顺序做，一般到第三步就能定性：
| 步骤 | 动作 | 判读 |
|---|---|---|
| 1 | 摘掉负载电缆再看输出 | 振荡消失 → 负载电容引起，不是外部干扰 |
| 2 | 看振荡频率 | MHz 量级、且随负载电容变化 → 环路；50Hz/100Hz/开关频率 → 干扰或电源 |
| 3 | 输出串 47Ω 再看 | 幅度明显下降、频率略变 → 确认容性负载 |
| 4 | 摸运放温度 | 发烫 + 输出级持续电流 → 已进入限幅，长期会热损坏 |
| 5 | 换更高 GBW 的型号 | 更糟 → 不要再换芯片，去改拓扑 |
第 2 步的频率判据特别有用：开关电源的干扰频率是固定的（几十到几百 kHz），而容性负载自激的频率会随电缆长度移动。把 30 米换成 5 米，自激频率从 2.1MHz 抬到 5.1MHz 附近（5 米时裕度只剩 0.9°，正好在临界线上），那就是环路问题，板上钉钉。
第 4 步容易被忽略。自激时输出级一直在给电容充放电，静态电流从几百微安涨到几毫安，塑封运放温升十几度，短期看不出，长期是可靠性问题。
三、把电缆换算成相位裕度
先把器件参数摊开。型号不重要，四个参数决定一切，全在 datasheet 里（或者能测出来）：
$ python opamp_cap_load_calc.py model
A0=100dB (100000) GBW=10MHz 主极点=100Hz 第二极点=5MHz Ro=60Ω 电缆=100pF/m第二极点 5MHz 这个数，datasheet 上通常不写。它藏在”开环增益/相位 vs 频率”曲线里，或者靠阶跃响应反推。这颗运放标称 10MHz GBW，实际 0dB 点在 6.5MHz 左右——因为第二极点已经开始往下压了。
环路模型很简单：跟随器，输出经 Ro 驱动 Riso + CL，反馈取负载端。
$ python opamp_cap_load_calc.py loop 0 3
CL=3nF Riso=0ohm 反馈取负载端(环内) GBW=10MHz fp2=5MHz
负载极点(Ro+Riso)： 884.2kHz
穿越频率 fc： 2.72MHz
相位裕度 PM： -10.5°
→ 环路不稳定，自激频率约 2.10MHz（|T|=1.70）三个数连起来看：负载极点 884kHz 贡献 −72° 相位，运放自己的主极点贡献 −90°，第二极点再贡献 −28.5°，到 2.72MHz 穿越时总相位已经 −190.5°，相位裕度是负的。负裕度不是”可能会振”，是”一定在振”，振荡频率就是相位过 −180° 的 2.10MHz。
这和现场示波器读到的 2.1MHz 对得上，误差在器件离散范围内。
四、为什么”换更快的运放”更糟
这是现场最反直觉的一条，也是我一开始判断失误的地方：直觉上 GBW 越高，环路越快、越”跟得住”，应该更稳。实际相反。
$ python opamp_cap_load_calc.py gbw 3 0
CL=3nF Riso=0Ω —— 换更快的运放，PM 是升还是降
GBW fp2 fc PM
1MHz 5.0MHz 752.9kHz 41.0°
2MHz 5.0MHz 1.17MHz 23.8°
5MHz 5.0MHz 1.94MHz 3.4°
10MHz 5.0MHz 2.72MHz -10.5°
20MHz 5.0MHz 3.72MHz -23.2°
50MHz 5.0MHz 5.44MHz -38.1°原因很直接：GBW 抬高的是穿越频率，不是第二极点。负载极点还在 884kHz 不动，穿越点却从 750kHz 一路抬到 5.44MHz，越往后走，负载极点和第二极点贡献的相位滞后越多。到了 50MHz 那颗，穿越点 5.44MHz 处相位裕度 −38°，比原来还差 27°。
现场换完芯片”更糟”，就是这么来的。而且频率更高、幅度更大，因为高频段输出级的环路增益还没掉下去，充放电电流更足。
所以选型时只看 GBW 是会踩坑的。同样标 10MHz，第二极点在哪，结果差一大截：
$ python opamp_cap_load_calc.py fp2 3 0
同样的 GBW=10MHz，第二极点不同（选型看这一列） CL=3nF Riso=0Ω
fp2 未加载PM 30m线PM
2MHz 16.3° -28.4°
5MHz 26.1° -10.5°
10MHz 36.6° 1.3°
20MHz 48.3° 8.8°
30MHz 54.3° 11.4°注意最后一列：就算第二极点做到 30MHz，30 米线下的裕度也只有 11.4°。光靠选型救不回来，因为 884kHz 的负载极点还在那儿。选型只能把”固有裕度”从 16° 抬到 54°，剩下的必须靠拓扑。
五、隔离电阻：47Ω 是从哪来的
标准解法是在输出和电缆之间串一个电阻，反馈从电阻的负载侧取。这个电阻把”电容直接挂在输出上”变成”电容通过电阻挂”，在环路里造出一个零点：
- 零点
fz = 1/(2π × Riso × CL) - 极点
fp = 1/(2π × (Ro + Riso) × CL)
零点去抵消负载极点的相位滞后，同时直流精度不受影响——因为反馈取在电阻之后，环路会把电阻上的压降一起修掉。
电阻取多大？扫一遍：
$ python opamp_cap_load_calc.py riso 3
CL=3nF（30m 屏蔽双绞） 反馈取负载端，Riso 在环内
RisoΩ fc PM 过冲 等效 Ro+Riso 负载极点
0.0 2.72MHz -10.5° 自激 60Ω 884.2kHz
4.7 2.67MHz 2.3° 93.0% 65Ω 820.0kHz
10.0 2.68MHz 14.4° 63.3% 70Ω 757.9kHz
22.0 2.93MHz 32.6° 33.8% 82Ω 647.0kHz
33.0 3.26MHz 40.6° 24.8% 93Ω 570.4kHz
47.0 3.67MHz 44.3° 21.2% 107Ω 495.8kHz
68.0 4.14MHz 45.4° 20.2% 128Ω 414.5kHz
100.0 4.61MHz 44.9° 20.7% 160Ω 331.6kHz
150.0 5.04MHz 43.6° 21.8% 210Ω 252.6kHz
220.0 5.36MHz 42.5° 22.9% 280Ω 189.5kHz
470.0 5.79MHz 40.7° 24.7% 530Ω 100.1kHz三个要点：
- 4.7Ω 等于没加（2.3°），10Ω 也只是从”一定振”变成”振得厉害”（14.4°，过冲 63%）。
- 33~47Ω 是拐点，47Ω 给到 44.3°，过冲 21%，工程上够用。
- 47Ω 之后饱和。68Ω 只多 1.1°，100Ω 反而降了。再往上加，换来的只是直流误差和输出摆幅损失——这时候电阻已经从”补偿元件”变成”负载”了。
为什么饱和？因为零点带来的相位提升在穿越频率处最多就那么多（atan(fc/fz) − atan(fc/fp) 有上限），而 Riso 越大，fp 越低，负载极点本身的滞后也在增加，两者互相抵消。
六、反馈取电阻前还是电阻后
同一个 47Ω，接法不同，结论完全不同。反馈取运放端（电阻在环外），环路看不到负载电容，稳定性最好，但电阻上的压降不会被环路修正，直接变成直流误差：
$ python opamp_cap_load_calc.py dc 47
反馈取运放端（Riso 在环外）：直流误差 = Iload × Riso，Riso=47Ω
负载Ω 电流mA 误差mV 占 10V 满量程
1000000 0.01 0.5 0.005%
100000 0.10 4.7 0.047%
10000 1.00 47.0 0.470%
4700 2.13 100.0 1.000%
1000 10.00 470.0 4.700%
250 40.00 1880.0 18.800%按负载阻抗分三档，直接照这张表选：
| 负载 | 典型场景 | Riso 放哪 | 理由 |
|---|---|---|---|
| ≥100kΩ | PLC 电压输入、采集卡 | 环外（反馈取运放端） | 误差 0.047%，可忽略；环路最简单 |
| 10k~100kΩ | 现场指示表、并联多路 | 环内（反馈取负载端） | 47mV 已占 0.47%，逼近精度上限 |
| ≤1kΩ | 4-20mA 的 250Ω 采样电阻 | 必须环内 | 470mV~1.88V，环外直接报废 |
这台设备的 PLC 是 100kΩ，0.1mA，环外接法只有 4.7mV 误差。但我最后选了环内，因为客户现场可能并一块指示表（10kΩ），那时误差就变 47mV，正好卡在 0.5% 精度线上。留余量比省一个走线重要。
环内接法有个布板细节：Riso 放在运放旁边，反馈从 Riso 的负载侧引脚取，电缆也接在这个节点上。不要为了”远端采样”把反馈线拉到 30 米外——那根线自己就是一根天线，会把干扰引回反相输入端，问题只会更复杂。
七、一个反直觉的结果：加了 47Ω，短线反而更差
这是这次最值得记下来的一条。同一个 47Ω，不同线长：
$ python opamp_cap_load_calc.py cload 47
Riso=47Ω 反馈取负载端
CLnF 电缆m fc PM 过冲 负载极点
0.10 1 6.02MHz 27.8° 40.3% 14.87MHz
0.47 5 4.78MHz 23.3° 47.1% 3.16MHz
1.00 10 4.12MHz 30.9° 36.0% 1.49MHz
2.20 22 3.74MHz 41.1° 24.3% 676.1kHz
3.30 33 3.66MHz 45.2° 20.4% 450.7kHz
4.70 47 3.62MHz 47.9° 18.0% 316.5kHz
10.00 100 3.58MHz 51.4° 15.3% 148.7kHz
22.00 220 3.58MHz 53.1° 14.0% 67.6kHz1 米线 27.8°，5 米线 23.3°，30 米才 44.3°，100 米 51.4°——线越长越稳。这不是笔误。
原因是零点 fz = 1/(2πRisoCL)：1 米线时 CL=100pF，零点在 33.9MHz，远在穿越频率之上，等于不存在，47Ω 只是个白串的电阻；30 米线时零点落到 1.13MHz，正好压在穿越频率 3.67MHz 下方，相位提升才真正生效。
这条推论很实用：产线用 1 米短线测这台设备，量到的是 27.8° 的裕度、40% 的过冲，但万用表和 PLC 都看不出来（采样慢，过冲早衰减完了）。出厂全过、现场才炸，机制就在这里。
八、最危险的线长不是最长的那根
不加隔离电阻时，把线长扫一遍：
$ python opamp_cap_load_calc.py cable 0
电缆 100pF/m，Riso=0Ω，反馈取负载端
长度m CLnF 负载极点 PM 过冲
1 0.10 26.53MHz 26.1° 42.8%
3 0.30 8.84MHz 9.3° 74.6%
5 0.50 5.31MHz 0.9° 97.3%
10 1.00 2.65MHz -7.1° 自激
20 2.00 1.33MHz -10.3° 自激
30 3.00 884.2kHz -10.5° 自激
50 5.00 530.5kHz -9.8° 自激
100 10.00 265.3kHz -8.0° 自激
150 15.00 176.8kHz -6.9° 自激裕度最差的是 10~30 米这一段（−7° 到 −10.5°），不是 150 米。原因：线再长，穿越频率被压得越来越低（150 米时 1.08MHz 附近），负载极点早就远离穿越点，它的相位贡献稳定在 −90° 不再增加，而增益继续下降，裕度反而回来一点。
所以”电缆不长，应该没事”是错的。3 米线裕度只剩 9.3°、过冲 74.6%，已经是”一碰就振”；5 米线 0.9°，就在临界线上。很多柜内走线三五米，正好落在雷区。
九、别把锅甩给”建立时间”
现场还有一种解释：PLC 多通道扫描，容性负载没建立好，所以读数偏低/跳变。这个说法听起来合理，算一下就排除了。
3nF 配 107Ω，时间常数 321ns：
$ python opamp_cap_load_calc.py settle 3 47
CL=3nF Riso=47Ω 一阶最坏估计（10V 阶跃）
位数 0.5LSB tau 建立时间(一阶)
10 4.883mV 321ns 2.45us
12 1.221mV 321ns 2.89us
14 0.305mV 321ns 3.34us
16 0.076mV 321ns 3.78us
18 0.019mV 321ns 4.23us12 位要 2.89µs，16 位 3.78µs。PLC 的模拟量通道再快也是百微秒级，等得起。建立时间解释不了 200mV 的跳变，差了 30 多倍。
ADC 侧的有效位数、噪声与滤波，在ADC/DAC 采集电路设计和ADC 采样精度实战里写过；那两篇解决的是接收端，这篇解决的是发送端，中间隔着 30 米电缆。
这条排除很重要：如果误判成”建立不够”，解法会变成”加长采样延时”或者”降低扫描速度”，那是在给一个正在自激的环路加平均，读数会好看一点，但振荡还在，运放还在发热。
十、输出级在干什么：电流、压摆、温升
自激不是”信号上叠了个小波纹”这么轻。3nF 在 2.1MHz、400mVpp 下，充放电电流是：
I = CL × 2πf × Vp = 3nF × 2π × 2.1MHz × 0.2V ≈ 7.9mA
运放输出级限流 25mA，对应最大压摆 25mA / 3nF = 8.33V/µs。7.9mA 离限流还远，所以波形是干净的正弦，不是削顶的方波——这也是它容易被当成”干扰”的原因之一：看起来太规整了。
但 7.9mA 是持续灌进拉出的。塑封运放输出级在这个电流下温升十几度，摸上去温热但不烫手，第 4 步”摸温度”很容易被放过。真正要担心的是长期：结温每升 10°C 寿命减半，这颗器件在机柜里本来就有 60°C 环境温度。
还有一个隐蔽后果：振荡叠加在直流输出上，PLC 采样时刻落在正弦的不同相位，读到的值就在 ±200mV 内随机漂。2.1MHz 和 PLC 采样时钟（10Hz 量级）之间的拍频很慢，表现出来就是”十几秒一个周期慢慢摆”，而不是”每秒都在抖”。这就是现场描述的来源。
十一、改法：一张能直接抄的清单
- ☐ 输出串 Riso = 47Ω（0603，1% 厚膜即可；环外接法要 0.1%/25ppm，见下）
- ☐ 反馈从 Riso 的负载侧取，不要从运放输出引脚取
- ☐ Riso 紧贴运放放置，反馈走线与电缆出线分开
- ☐ 屏蔽层单端接地（PLC 侧），设备侧悬空，避免地环路
- ☐ 输出端加 TVS（SMBJ12A 之类），钳位到机柜地
- ☐ 若这级有增益（G>1），在 Rf 上并 100pF 压高频噪声增益；跟随器没有 Rf，此条不适用
- ☐ 磁环只作为辅助，不作为主要手段（原因见下）
屏蔽层怎么接，RS485/Modbus 抗干扰实战里把物理层拆过一遍，结论一致：单端接地，别两头都接。
关于磁环：它在 2MHz 的阻抗通常只有几十欧，套在整根电缆上抑的是共模，对这里的差模自激基本无效；套在单根输出线上时，它等效一个”阻值随频率、偏置电流和温度变化”的 Riso——所以幅度会降一点，但稳定性没保证。现场从 400mVpp 降到 250mVpp，正是这个机理。能用一个 47Ω 电阻解决的事，不要用一个参数不确定的器件去碰运气。
Riso 的功耗顺手算一下：100kΩ 负载时 0.1mA，I²R = 0.5µW，忽略；就算并一块 1kΩ 指示表（10mA），也是 4.7mW，0603 的 100mW 额定完全够。这个电阻唯一要挑的参数是精度和温漂，因为它的压降最终由环路修掉，精度不影响直流输出——但如果反馈取在运放端（环外接法），它就直接进误差预算了，这时必须用 0.1%、25ppm 的。
十二、验收：用阶跃反查相位裕度
没有环路分析仪也能验收。给一个 0→10V 阶跃，量输出端的第一个过冲峰：
| 相位裕度 | 阶跃过冲 | 判读 |
|---|---|---|
| 20° | 52.7% | 接近自激，不能用 |
| 30° | 37.2% | 明显振铃 |
| 45° | 20.5% | 可用下限 |
| 60° | 9.5% | 工程目标 |
| 70° | 4.6% | 保守 |
改完之后我测到的是 21%，反查 44° 左右，和计算的 44.3° 对得上。注意要在两种线长下各测一次：1 米和 30 米。1 米时裕度只有 27.8°、过冲 40%，如果只测短线，会以为改完还是不合格；只测长线，又会漏掉柜内三五米走线的场景。
阶跃还有一个附带好处：能直接看出振铃频率。振铃频率≈穿越频率，量出来是 3.6MHz 左右，和表里的 3.67MHz 一致，说明模型没跑偏。
十三、三个可以带走的结论
- 容性负载要按”电缆电容 → 负载极点 → 穿越频率 → 相位裕度”这条链算，不能按”串个电阻就行”的经验。 同样是 47Ω，1 米线 27.8°、5 米线 23.3°、30 米线 44.3°——电阻没变，线变了，结论就反了。
- 隔离电阻的有效区间是”负载极点落在穿越频率附近”。 短线时零点在几十 MHz，等于不存在；线太长时穿越频率又被压下去，裕度反而回升。真正危险的是 3~30 米这一段，而这正好是机柜内和附近设备最常见的走线长度。
- 换更高 GBW 的运放经常更糟。 GBW 抬高的是穿越频率，第二极点不动，相位滞后只会更多。选型要看第二极点和输出阻抗，不能只看 GBW 那一栏。
顺带一句：这篇里所有数字都来自 opamp_cap_load_calc.py（纯标准库、离线可跑，selftest 22 项）。器件参数是典型值，具体项目请用自己那颗料的 datasheet 曲线替换，结论的方向不会变，数值会。
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